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ARM硬件设计四——EBI总线

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ARM硬件设计四——EBI总线

作者：佚名文章来源：21control 点击数：更新时间：2005-12-12

ARM硬件设计四——EBI总线

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1.地址线引脚
AT91X40X系列地址总线有24根地址线并且因此能够访问16M的存储器空间。地址线A0-A23不能和任何PIO线或内部设备复用。地址线A20-A23复用为PIO线和四个附加的4个片选线。在访问设备时如果这4个高4位地址线不使用，他们能够作为片选线或PIO线。当使用基于闪存的AT91X40X系列微控制器时，注意地址线A20复位后不得作为片选线(CS7)或PIO线。A20是内部闪存的MSB(最高位）。
2.数据总线引脚
AT91X40X系列数据总线能够使用8-位或16-位模式，这依赖于片选线0(NCSO)的BMS引脚状态和其他所有片选线的EBI芯片选择寄存器的配置。需要注意的是，AT91X40X系列微控制器的数据总线没有内部上拉或下拉电阻。强烈建议你增加100KR左右的上拉或下拉电阻以防止外部干扰信号导致的未知动作和/或内部振荡器故障导致的VDDIO和VDDCORE的额外电流损耗。AT91的EBI数据总线能够驱动的负载电容能够通过AT91 EBI定时计算器应用笔记估算。
3.控制信号引脚
控制总线有以下几个模式读写线，片选线和字节选择线，他们使用户能够连接多种存储器和外围设备。注意的是，依赖于微控制器的主时钟，必须NWR和NRD线可接受的最大负载电容在可接受的范围内。过载的NWR和NRD线可以延长一些EBI延时，因而发生读或写访问不一致。
控制总线信号能够驱动的负载电容能够通过AT91 EBI定时计算器应用笔记估算。
4.NWAIT引脚
在访问的任何时间或标准的等待状态不足够时NWAIT引脚能够增加读或写访问的额外的等待周期。当NWAT引脚被检测到为低时，内核时钟停止并且EBI停止当前访问但不改变输出信号或内部计数器和状态。当NWAIT引脚被重新释放后，内核时钟启动并且EBI结束访问操作。
NWAIT引脚输入低激活并且在主时钟的上升沿检测。NWAIT输入信号仅仅能够在主时钟低阶段同步激活。
NWAIT信号在时钟的上升沿也必须保证设置时间和保持所需的时间匹配。当设置和保持时间不匹配时，它可以立即冻结EBI信号到他们的活动状态（或甚至一些周期之后）并且保持这个状态直到执行硬件复位。如果NWAIT引脚由像DSP或FPGA之类的外部器件驱动，用户必须保证当AT91微控制器上电时NWAIT引脚为高驱动。如果NWAIT引脚未使用，必须增加一个100KR的上拉电阻。

文章录入：flyongrass 责任编辑：flyongrass

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