模拟与合成

前面讲了设计者如何动手作由上而下的硬件设计，画ASM图与方块图。虽然用这样的方法可以手动且很有效地使用在小设计，但遇到较大的设计时，会希望能自动来完成这些程序。为了达到这个目的，就需要硬件描述语言(HDL)。与前面讲得不同，它更适合于一般电脑处理。一般硬件描述语言处理有两种状况：模拟与合成。

模拟是HDL叙述的结果表示，它可以在制造前先预测它的行为。模拟对硬件设计师来说是很有用的，因为不需要实际去制造出成品，就可以侦测到一些功能上的错误。当侦测到错误后，只需要按几下键盘就可以更改错误了。若错误是在硬件制造回来后再发现，那要除错将会需要很大的成本且更复杂。

合成是把高阶的行为与结构HDL叙述编译成展开的逻辑闸阶层布线图，然后用在印刷电路板上，或制作成积体电路或烧在可编程的器件上(PLD、CPLD、FPGA，(它们的区别参见www.fpga.com.cn上的文章)。因此合成就像C语言的编译一样。不同的是，它不会产生一些目的码，合成会产生实现HDL所描述的运算的硬件。对设计者来讲，产生电路是一个简单的步骤(只需点几下鼠标)，但把电路图转成实际的硬件就需要多点工夫了，尤其要从一般晶园厂做出一般的积体电路。通常在合成之后，但在硬件制作之前，设计者会再对合成所得到的电路做模拟，以验证是否与原始的HDL描述相吻合。这种合成后的模拟，可以避免一些高成本的错误。

另一种常用的HDL语言是VHDL，本站的另一篇文章详细介绍了Verilog与VHDL的区别。

Verilog拥有你写一般高阶程序语言所需要的优点。除了档案的输出/输入，任何可以用高阶语言写的程式，也可以用Verilog写。Verilog提供这些软件有力于硬件语言的理由是，对一个复杂的电路做完全测试是不太可能的工作。12位元的除法机可以被完全测试，是因为对所有24位元的输入只需要16773120个组合。一个设计良好的Verilog可以在几天或几个星期内处理完。若数据宽度增加到32位元，那模拟264个组合的时间可能要几百万年。当然不能这样就不测试了，设计者会写比较实用的测试程序。虽然程序比较长，但执行的时间缩短了。当然，若有个错误只有264中少数几个侦测的到，那这个较快速的测试程序可以侦测到这个错误的几率通常很低。