CLIQUE的应用   
  CLIQUE有利于高速设计，应用于有相关性的逻辑，把设计分成小模块更容易实施CLIQUE。但是Apply CLIQUE at the whole design = No CIQUE at all !!!

组合逻辑设计    
  组合逻辑容易设计，但要注意处理好毛刺，不要用加固定延时的方式来处理毛刺，最好分析出毛刺产生的原因，然后重新设计新的电路。

编译     
    为节省时间，可以选择模块，不必所有的都的过程都使用。Smart Recompile可以缩短重新编译的时间。也可以选择WYSIWYG综合方式。并去掉只有定时仿真时需要的SNF Timing Extractor部分。

Setup/Hold Time     
     仿真时可以检查Setup/Hold Time，如果发现有问题，要调整输入的时钟频率，特别要注意实际电路的频率不能导致该问题！

设计高速电路     
   当电路的频率比较低时，可以查其Delay Path,查处较大延迟的地方，在可能的地方加入DFF，移动DFF等。纯组合逻辑时延会比较大。

三态门        
   Altera 只提供I/O引脚的三态门，不提供内部的三态门。内部三态门被转化成多路选择器。

Altera指出：其实内部三态门毫无意义。