目前常用的可编程逻辑器件有CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)和FPGA(Field Programmable Gate Array，现场可编程门阵列)。常用的EDA软件包括VHDL、Verilog HDL、ABEL等硬件描述语言。其中，VHDL作为IEEE的工业标准硬件描述语言，受到众多EDA工具厂家的支持，在电子工程领域，已 成为事实上的通用硬件描述语言。

　　    Xilinx公司和Ahera公司的FPGA可编程部分的物理实现方式为RAM。它最大的优点是可以多次重复编翟，缺点是易失性。因此每次上电后，处理机都需要将用户设计的FPGA配置文件从外部存储器中下载到FPGA中。从外部存储器将FPGA配置文件下载更新的方式有以下三种：

　   (1)JTAG口下载方式
       将配置文件放到一台主机中，主机通过专用线与单板上的JTAG口硬件相连接。在这种方式下每次下载都需要硬件操作，因此只适用于开发、调试阶段，设备在现场工作时就不能再使用这种方式。

　　 (2)片外串行PROM下载方式
        在每片FPGA周围放置一片或几片(由FPGA容量决定)串行PROM，在系统上电时，自动将FPGA配置文件从PROM下载到FPGA中。此方式也是Xilinx、A1tera等公司重点介绍的方式，适用于比较稳定的系统。但随着FPGA芯片密度的增加，串行PROM已不能适应大容量、高密度的FPGA的配置。而大容量的并行PROM所要求的寻址方式又不能直接与FPGA接口。当系统中的FPGA配置文件需要升级更新时，必须将机箱打开，通过JTAG口首先将．PROM中的配置文件更新，然后再重新启动系统，将更新后的配置文件从PROM下载到FPGA中，这样才能完成一次FPGA配置文件的更新。

　　以上两种方案都存在必须进行硬件操作(将机箱打开，使用主机通过JTAG口)的缺点，在主机上必须安装专业软件才能完成FPGA配置文件的更新。

　　 (3)处理机控制Flash下载方式
        本文根据Xilinx、Altra公司手册及以前的工作经验，提出和完成了一种新的FPGA配置文件下载更新的方式。这种方式适用于支持网络通信的系统中。在每次系统启动时。由处理机从Flash中读出FPGA配置文件，再下载到FPGA中。即当需要升级更新FPGA配置文件时，通过网络将配置文件发送给处理机，由处理机更新系统中的Flash。当Flash内容更新后，再由处理机控制将配置文件自动下载到FPGA中。这样在不需要任何硬件动作和专业软件的情况下，只需要进行常规软件操作就可以更新FPGA的配置文件。但由于Flash是并行数据线，需要通过一片CPLD将从Flash中读来的数据转换成串行数据输出到FPGA。

　　1 FPGA下载配置模式

　　 FPGA配置文件的下载模式有五种：主串模式(masterserial)、从串模式(slave serial)、主并模式(master selectMAP)、从并模式(slave selectMAP)及JTAG模式。其中，JTAG模式在开发调试阶段使用。为了便于开发设计阶段的调试，本核心路由器设计将JTAG口直接做在信号处理板上。

　　 主、从模式的最大区别在于：主模式的下载同步时钟(CCLK)由FPGA提供；从模式的下载同步时钟(CCLK)由外部时钟源或者外部控制信号提供。主模式对下载时序的要求比从模式严格得多。因此从处理机易于控制下载过程的角度考虑，选择使用从串模式或从并模式较为合适。本设计采用从串模式进行FPGA配置。从串模式引脚说明如表l所示。

　从串配置时序图如图l所示。TPROGRAM是配置逻辑的复位时间，对xilinx VIRTEXE和VIRTEX2系列，最小应大于300ns。TPL为复位延迟时问，表明配置逻辑复位的延续。对VIRTEXE系列来说，当复位信号PROG变为高电平时，INIT立即变为高电平，配置逻辑就可以接收配置数据流；而对于VIRTEX2系列，TPL最小有500ns的延迟。TICCK为配置时钟CCLK的输出延迟。

　　当PROG有效(对配置逻辑进行复位)时，FPGA将置低INIT和DONE；PROG变为高电平时，INIT将延迟一段时间用于表明复位状态的延续，继续置低INIT可以延迟配置的进行。当FPGA正在接收配置数据时，INIT变低，表明CRC校验错。当配置完所有的数据时，若配置正确，DONE将会变高。此后FPGA开始启动序列，继续置低DONE可以延迟启动的进行。

　　2 具体设计
   
       国家数字交换系统工程技术研究中心承担的国家863项目高性能IPv6核心路由器采用一片Intel E28F128J3A150 16位Flash作为BootFlash对PowerPC2860(MPC860)处理机进行加电配置下载更新的方案，其多 余的存储空间完全可以存放下FPGA所需的配置文件。加电复位、系统启动后，由处理机与一片XilinxXC95288XL CPLD配合，控制FPGA配置文件从Flash下载到FPGA中，完成对FPGA的配置。860处理机支持网络功能，当配置文件需要更新时，可通过网络将新的配置文件发送到处理机，然后再由处理机更新系统中的Flash。采用XC95288CPLD配置FPGA的具体电路设计结构如图2所示。

　　图2中，CPLD主要功能是把从Flash中读出的数据转换成串行输出，然后再将地址递增。CCLK(信号由CPU时钟产生。PROG信号则由CPU输出的地址数据经译码模块产生。XC95288C PLD逻辑结构如图3所示。

　　下面分别介绍各功能模块的具体实现：
   
       (1)数据转换成串行输出功能模块：使用了一个右移寄存器。从16位Flash来的并行数据DIN[0：15]加载到移位寄存器后，依次从DOUT串行输出到FPGA中。

  
        (2)地址递增功能模块：此功能由两个计数器完成。由于Flash是16位并行数据端口，因此第一个计数器功能是逢16进1，第二个计数器功能是Flash地址递增。当移位寄存器的16位数据都输出到FPGA中后，第一个计数器输出端口CNT[0：3]都为“1”，经过“与门”逻辑使得第二个计数器加l。Intel E28F128J3A150 Flash为16MB，共需要25根地址线。由于Flash是16位的，因此ADD[3l]不连接。所以第二个计数器和地址线ADD[7：30]相连．以完成Flash地址的递增。

           (3)CCLK信号产生模块：CPU来的时钟信号将数据信号DOUT输出，经一个“非门”逻辑延迟半个周期后产生CCLK，CCLK再将DOUT上的数据送到FPGA中。这样将读写。DOUT数据的时刻叉开，避免了冲突。
   
       (4)PROG信号产生模块：当需要下载FPGA程序时，由CPU产生一个地址信号ADD[O：30]，经译码器译码产牛PROG控制信号。此地址由用户自行设定。
   
      以上模块均采用VHDL语言描述。数据转换成串行输出功能模块是核心部分，它可实现并行数据串行输出。
   
      本文介绍了通过处理机用CPLD和Flash实现FPGA配置文件下载更新的方法。与传统的JTAG或PROM串行下载配置方法相比，此方法具有更新配置文件灵活方便、易于操作、适用于大容量FPGA下载的特点。采用此方法可以不用打开机箱即可随时更新FPGA配置程序，特别适用于需要不断更新的系统设计中，具有较为广阔的应用前景。