| 网站首页 | 新闻 | SOPC | FPGA | DSP | ARM | 嵌入式操作系统 | 下载 | 所有产品 | 留言 | 论坛 | 网络协议 | 驱动设计 | 购买指南 | 
您现在的位置： 嵌入式控制研究室 >> FPGA >> HDL专栏 >> Verilog HDL >> 文章正文 用户登录 新用户注册
中文版Verilog HDL简明教程 顶 热 荐  ★★★★★ 【字体：小 大】
中文版Verilog HDL简明教程
作者：佚名    文章来源：21control    点击数：    更新时间：2005-12-14
　Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
　　Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
文章录入：fengfeiyi    责任编辑：fengfeiyi 
  • 上一篇文章：

  • 下一篇文章：
    • 【发表评论】【加入收藏】【告诉好友】【打印此文】【关闭窗口】
    最新热点 最新推荐 相关文章
  • 基于Verilog的顺序状态逻辑F…
  • 使用Verilog实现基于FPGA的S…
  • 状态机举例
  • 可综合风格的计数器设计
  • Verilog HDL参考文献、书目：…
  • 中文版Verilog HDL简明教程：…
  • 中文版Verilog HDL简明教程：…
  • 中文版Verilog HDL简明教程：…
  • 中文版Verilog HDL简明教程：…
  • 中文版Verilog HDL简明教程：…
    		•
    　　网友评论：（只显示最新10条。评论内容只代表网友观点，与本站立场无关！）
    Copyright © 2005www.21control.com  嵌入式控制技术研究室 版权所有 
          站长：康草科技