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Actel推出可嵌入FPGA中的ARM7软CPU核 |
Actel公司与ARM公司于10月24日日共同宣布:两家公司已经开始向Actel的FPGA用户提供32位ARM7 Thumb系列微处理器。这是ARM处理器第一次作为“软”IP内核授权给可编程逻辑器件供应商。通过这一合作伙伴关系的建立,Actel将能够向开发者提供用于Actel FPGA系列的软ARM7 IP核。
该软ARM7核命名为:CoreMP7,代码完全加密,但可以免费从网站下载并编程进Actel的 M7 ProASIC3系列FPGA器件中。目前CoreMP7的运行速度大约为25MHz。 M7 ProASIC3 FPGA器件是Actel公司为CoreMP7软CPU核专门提供的FPGA器件,目前CoreMP7只能编程到 M7 ProASIC3 FPGA器件中。 最小规模的M7A3P250器件在25万片时的采购价格是$2.75美元。
ARM公司市场执行副总裁Mike Inglis先生说:“这是ARM第一次可以向FPGA设计者提供软IP内核所带来的灵活性。通过这次独特的合作,ARM7系列现在可以用于基于FPGA的消费产品设计中,还可以用于ASIC和FPGA开发平台,更可以用于原先ARM处理器并不适合的小规模应用。”
Actel总裁兼CEO John East表示:“近20年来我们一直认为,从长期来看,消费者最终总会得到他们想要的东西,这次的合作协议就是一个很好的例子。ARM是领先的32位嵌入式处理器技术提供商,而FPGA用户长期以来一直希望以软IP的形式使用这个行业标准架构。通过这次和ARM历史意义的合作,我们将拓展ARM架构的应用,向大众提供针对FPGA优化的ARM7系列处理器。”
同时Actel推出名为CoreConsole的IP开发平台 (IDP),利用CoreConsole平台的图形界面可以让用户快速在FPGA中嵌入CoreMP7软处理器。该开发软件的价格为395美元。
M7 ProASIC3 FPGA系列:
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M7 A3P250 |
M7 A3P400 |
M7 A3P600 |
M7 A3P1000 |
M7 A3PE600 |
M7 A3PE1500 |
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| System Gates |
250 k |
400 k |
600 k |
1 M |
600 k |
1.5 M |
3M |
VersaTiles (D-Flip-Flop) |
6,144 |
9,216 |
13,824 |
24,576 |
13,824 |
38,400 |
75,264 |
RAM kbits (1,024 bits) |
36 |
54 |
108 |
144 |
108 |
270 |
504 |
| 4,608-Bit Blocks |
8 |
12 |
24 |
32 |
24 |
60 |
112 |
FlashROM (FROM) bits |
1 k |
1 k |
1 k |
1 k |
1 k |
1 k |
1 k |
Secure (AES) ISP |
Yes |
Yes |
Yes |
Yes |
Yes |
Yes |
Yes |
| PLLs |
1 |
1 |
1 |
1 |
6 |
6 |
6 |
| VersaNet Globals |
18 |
18 |
18 |
18 |
18 |
18 |
18 |
| I/O Standards |
Std.+/ LVDS |
Std.+/ LVDS |
Std.+/ LVDS |
Std.+/ LVDS |
Pro |
Pro |
Pro |
I/O Banks (+JTAG) |
4 |
4 |
4 |
4 |
8 |
8 |
8 |
| Single-Ended I/O / Differential I/O Pairs* |
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VQ100
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68/13 |
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FG144
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97/24 |
97/24 |
97/24 |
97/24 |
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TQ144
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PQ208
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151/34 |
151/33 |
154/35 |
154/35 |
147/65 |
147/65 |
147/65 |
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FG256
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178/38 |
179/45 |
179/45 |
165/79 |
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FG484
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194/38 |
227/56 |
288/68 |
270/135 |
280/136 |
280/136 |
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FG676
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439/209 |
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FG896
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616/300 |
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CoreMP7 软CPU核的技术指标
- Compatible with ARM7TDMI-S
- 32/16-bit RISC architecture
- 32-bit ARMv4T instruction set
- 16-bit Thumb instruction set
- 32-bit Arithmetic Logic Unit (ALU)
- 3-stage pipeline
- 32-bit external bus interface
- Embedded real-time debug and JTAG interface
- Optimized for Actel Flash-based M7 ProASIC3/E devices
- Implemented fully in the fabric
- All I/Os are accessible to the user
- Seamless FPGA design and debug tool flow and integration
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CoreMP7 子系统结构框图:

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