| | 网站首页 | 新闻 | SOPC | FPGA | DSP | ARM | 嵌入式操作系统 | 下载 | 网上商城 | 芯片价格参考 | 留言 | 论坛 | 网络协议 | 驱动设计 | 购买指南-HowtoBuy | | |
|
|
 |
您现在的位置： FPGA开发板 FPGA 开发板 SOPC开发板 DSP开发板 视频开发板 －嵌入式控制研究室 >> SOPC >> Nios >> 文章正文 |  用户登录  新用户注册 |
|
|||||
| 基于Nios II软核处理器的通信信号源SOPC设计 | |||||
| 作者：岳海啸 廉… 文章来源：转贴 点击数： 更新时间：2005-12-14 | |||||
|
基于Nios II软核处理器的通信信号源SOPC设计 岳海啸 廉保旺 (西北工业大学 电子信息学院 DSP实验室西安市友谊西路127号 710072) 联系作者：岳海啸 E－mail：yuehaixiao@sina.com 摘 要：介绍了SOPC的概念、全数字信号发生器和调制器的原理和结构。给出了基于Nios II嵌入式软核处理器的多功能通信信号源的SOPC设计实例和详细的测试结果。 关键字：SOPC；Nios II；IP Core；通信信号源。 中图法分类号：TP39 文献标识码：A SOPC design of Communication signal source based on Nios II Embedded processor Yue Haixiao Lian Baowang (Department of Electronic Information, NPU, Xi’An, 710072, China) Abstract: Introduce the concept of SOPC, the principle and structure of numeric signal source and modulator. Present a communication signal source design instance based on Nios II embedded processor, and provide particular test result. Key word：SOPC; Nios II; IP Core; communication signal source. 0 引言 SOPC（System on a Programmable Chip，片上可编程系统）是Altera公司提出来的一种灵活、高效的SOC解决方案。它运用IP核，将处理器、存储器、I/O口等系统设计需要的功能模块集成到一个FPGA器件上，构建成一个可编程的片上系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能。在可编程器件内，还具有小容量高速RAM资源和足够的可编程逻辑资源，用于实现其它的附加逻辑。 Nios II是Altera针对其FPGA设计的嵌入式软核处理器，它只占芯片内部很少的一部分逻辑单元和存储资源，成本很低，具有上百兆的性能，灵活的自定义指令集和自定义硬件加速单元，以及友好的图形化开发环境Nios II IDE。 1 系统设计 1.1 系统概述 本设计使用了Altera的Nios II嵌入式软核处理器，借助SOPC Builder和Quartus II软件，在Altera EP1C6T144C8芯片上实现了通信信号源的SOPC系统。图1是本设计的系统结构图，主要的功能模块全部集中到一片FPGA上，实现了SOPC的设计思想。晶振提供的20MHz时钟经过FPGA内部锁相环倍频得到40MHz和160MHz两个时钟信号，其中40MHz时钟作为Nios II系统的主时钟，160MHz时钟作为信号产生部分的主时钟。 ———————————————————— 收稿日期：2005-08-10；修订日期：2005-09-20 作者简介: 岳海啸(1981－),男,江苏徐州人,在读硕士研究生,主要研究方向：SOPC技术、DSP技术、EDA技术、软件无线电技术等；廉保旺(1962－),男,河南焦作人,教授,主要研究方向：通信、导航定位系统设计及DSP、FPGA应用.
图1 系统结构图 本系统的功能是根据键盘或Uart接口的设定值产生相应的通信信号波形，并将调制方式、调制参数等显示在LCD上，通过Nios II处理器控制整个系统工作。片上存储器IP Core，Uart接口IP Core，自定义Avalon接口从设备键盘显示控制器和信号源控制器均作为外设挂在Avalon总线上。Avalon总线是Altera针对其FPGA设计的片上总线，支持多个主设备和从设备，具有完善的总线仲裁逻辑。为了提高系统集成度，Nios II的程序存储器和数据存储器均使用了片上存储资源。由于Cyclone EP1C6T144C8片上存储资源较少，我们使用了经济型的Nios II内核，软件编译时选择了Reduced device drivers和Small C library选项，去掉了Clean exit选项。 1.2 信号源逻辑设计 信号源逻辑是本设计的核心部分，图2为信号源逻辑的结构框图，包括波形发生器，调制逻辑和调制信号发生器。波形发生器的输出直接连接到DAC，产生输出波形；调制信号发生器用于产生调制信号，包括可设定频率的正弦信号，可设定码率和生成多项式的m序列，或是任意波形（波形表的形式）；调制逻辑根据调制信号发生器输出的调制信号，根据设定的调制方式和调制参数，通过控制FTW(Frequency Turning Word)，POW(Phase Offset Word)和ASF(Amplitude Scale Factor)三个参数控制波形发生器产生相应的波形。
ASF和NCO的输出信号做乘法，用来改变NCO输出波形的幅度。 1.3 各调制方式的实现方法
由于DAC904为电流型DAC，所以需要把DAC904输出的电流信号转换为电压信号，并放大到需要的幅值。同时，由于数字信号源输出的信号频率分量十分丰富，所以还需要经过低通滤波处理，获得基频信号。 放大、滤波电路如图5所示。电阻
Ø FM调制： 载波频率范围：0.0373Hz～15MHz；最小载波频率步进：0.0373Hz；调制信号频率范围：0.0373Hz～15MHz；最大频偏范围：0.0373Hz～1MHz；最大频偏步进：0.0373Hz。 Ø PM调制： 载波频率范围：0.0373Hz～15MHz；最小载波频率步进：0.0373Hz；调制信号频率范围：0.0373Hz～载波频率×10％； Ø 2ASK调制： 载波频率范围：0.0373Hz～15MHz；最小载波频率步进：0.0373Hz；基带序列码速率：0bps～载波频率×10％； Ø 2FSK调制： 中心频率范围：0.0373Hz～15MHz；最小中心频率步进：0.0373Hz；基带序列码速率：0bps～中心频率×10％；频偏范围：0.0373Hz～中心频率×80％；最小频偏步进：0.0373Hz。 Ø 2PSK调制： 载波频率范围：0.0373Hz～15MHz；最小载波频率步进：0.0373Hz；基带序列码速率：0bps～载波频率×10％； Ø 线性扫频： 扫频频率范围：0.0373Hz～15MHz；扫频速率：1Hz/s~5MHz/s。
4 小结 本文介绍了一种基于Nios II嵌入式软核处理器的多功能通信信号源的SOPC设计。论述了全数字信号发生器、调制器的原理和结构，并运用SOPC和Nios II软核处理器技术成功实现了该设计。同时给出了详细的测试结果。 参考文献： [1] 任爱锋,初秀琴,常存等.Embedded System Design Based on FPGA/基于FPGA的嵌入式系统设计[M].西安.西安电子科技大学出版社.2004年10月. [2] The Nios II Processor Reference Handbook. ［DB/OL］. http://www.altera.com. [3] The Nios II Software Developer's Handbook. ［DB/OL］. http://www.altera.com. [4] Nios II Hardware Development Tutorial. ［DB/OL］. http://www.altera.com. [5] Nios II Software Development Tutorial. ［DB/OL］. http://www.altera.com.
|
|||||
| 文章录入：flyongrass 责任编辑：flyongrass | |||||
| 【发表评论】【加入收藏】【告诉好友】【打印此文】【关闭窗口】 | |||||
 网友评论：（只显示最新10条。评论内容只代表网友观点，与本站立场无关！） |
| | 设为首页 | 加入收藏 | 联系站长 | 友情链接 | 版权申明 | 管理登录 | | |
 |
Copyright © 2005www.21control.com 嵌入式控制技术研究室 版权所有 站长：康草科技 |
