DSP处理器的瓶颈    在最近十年间，DSP软件开发者已经习惯了采用的硬件加速技术提升现有DSP处理器。这些技术包括增加特殊的定制指令和专用的协处理器。例如，德州仪器(TI)TMS320C54x和摩托罗拉(Motorola)Starcore SC110/140就有"定制"指令(在效率上比纯软件实现要改善5倍)加快无线前向纠错(FEC)中所采用的Viterbi加-比较-选择操作。虽然这种方法对于特定应用是非常成功的，但是却有许多严重的局限性。绝大部分的DSP应用无法囊括所有的算法，因此不能充分利用制造商预制的硬件加速能力。另外，对于今天迅速发展的标准，硬件加速器会很快过时和淘汰。另一个不足之处是片内的总线宽度。当设计者选择了现有的处理器后，就必须考虑规模和性能的平衡，它决定了器件数据总线的数目。对于繁重的加速工作，这通常成为主要的性能限制。

软式嵌入处理器消除总线瓶颈    Altera的Nios嵌入处理器能够让设计者指定指令是在硬件还是在软件中执行(在Stratix器件中提供最高的性能为125MHz)。采用Nios嵌入处理器，硬件和软件编译器会自动地支持定制指令和定制外设，这已经集成到SOPC Builder工具中。Nios嵌入处理器作为DSP应用的关键部件，采用了多主总线体系，消除了DSP处理器中总线带宽性能瓶颈。设计者采用多主总线，能够定义特定应用所需的总线数量和性能。

基于C的DSP设计流程    Altera提供FPGA器件(Stratix)，嵌入式软核心处理器(Nios)以及参数化的DSP IP套装。设计者能够沿用传统的C代码开发流程，因此软件工程师不必成为HDL专家也能够设计他们的DSP系统。首先，软件开发者用C描述算法，确定哪些功能最占用处理器周期。然后用2．0版的DSP Builder工具在Simulink中验证系统设计，直接进入逻辑实现(见图1）。该工具能够提高MATLAB/Simulink和Altera DSP IP的效率。SOPC Builder能够无缝地处理DSP IP和定制指令的结合，以及处理器、总线、存储接口和通信外设。剩下的控制代码可以在Nios处理器上高效地运行。结合了硬件加速的Nios处理器的开发流程具有极大的灵活性，很高的性能和成本优势，而且软件开发者熟悉这种开发流程。

FPGA的专用DSP模块    Stratix器件中的DSP模块是为大数据吞吐量的应用而优化的，包括多种典型的DSP功能。Stratix系列的每种器件都有这些模块，包括硬件乘法器、加法器、减法器、累加器和流水线寄存器。Stratix DSP模块的运行速度可达250MHz，每个DSP模块的数据吞吐量为每秒2G个乘法累加操作(GMAC)。因为设计者能够用专用电路实现Stratix DSP模块，提供优化的性能。

Altera MegaCore功能的优势    DSP IP是3G无线通信、数字音频和视频图像处理、广播、多信道多点分布服务(MMDS)以及正交频分复用(OFDM)系统等新兴应用的理想选择。可编程逻辑和软IP核的灵活性让各个公司能够让他们的设计快速地适应新标准如无线802.11a，无线宽带工作组802.16和HiperLAN/2。    Altera的DSP IP套装包括标准DSP功能(也就是Viterbi和Turbo译码器)。IP核是静态参数化的，这样MegaWizard Plug-In Manager根据给定的一组参数生成最高效的硬件。这些插件允许设计者无需改变设计源代码就可以定制IP。而且，软IP能够立刻导入新的Altera FPGA器件系列中。这一解决方案可满足设计和生产部门两方面的要求。

结论    硬件和软件设计者可以利用可编程逻辑开发各种DSP应用解决方案。可编程解决方案可以更好的适应快速变化的标准、协议和性能需求。随着新的FPGA体系的出现，DSP IP核和工具数量的增加，采用可编程逻辑的DSP应用继续增加。