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模拟/混合电路SoC的设计难题    热     ★★★ 【字体：小 大】
模拟/混合电路SoC的设计难题
作者：佚名    文章来源：21control    点击数：    更新时间：2005-12-12
激烈的市场竞争正驱使数字和模拟单元集成到日 益复杂的SoC平台上。尽管对于数字设计，借助自动设计工具可继续满足Moore定律的预测，但数字和模拟电路经常矛盾的要求，以及两者集成到混合信号SoC的实际困难，在设计中日益突出。
本文将讨论一些关键的设计和实现问题以及可行的折衷方案，同时介绍高性能模拟与数字电路集成到同一SoC的范例：在大的数据交换系统(Large-switch)中使用，能工作在1.2、2.5和3.125G的复串器/解复串器(SerDes，串并器) 宏单元(macros)。在SoC上设计和实现高性能混合信号电路包括四个方面：电路设计、电路布图、嵌入SoC后的验证和SoC中模拟电路的测试。

电路设计
为SoC设计的模拟电路，必须要比面市产品更加可靠、有效。模拟电路设计通常都很挑剔，需要严格的环境控制工艺。如使用高质量、高密度电容、电感和电阻，低阈值金属氧化物半导体场效应管(MOSFET)，低阻抗、低噪声的电源和地，电压较高(3.3V而非1.8V)，需要激光微调和特别封装。而在纯数字SoC的模拟器件则无须考虑这些。
需要特别注意的是，深入到亚微米的SoC设计必须面对电源噪声和数字电路的衬底耦合噪声等问题。由于封装引脚的非最优布局、数字I/O电流暂态和电源布线的影响，电源回落和地回升也必须考虑，这意味着有一个实际较低的电源低值。
在纯数字工艺中，电容可低密度，电容值变化在±15%左右，然而却有相当好的匹配性能；多晶电阻相互之间相差幅度范围在±30%，有高温度系数，但同样表现基本满意。在此工艺中，没有低阈值可言，在设计中必须使用技术手段来设法克服低电源的局限；混合信号IC中模拟电路的设计必须依靠匹配，而非绝对精确。
由于SoC低成本封装材料具有较差的热传导性能，与标准模拟器件相比，模拟SoC中的功耗问题更为关键。

布图
在设计模拟IC时，如何布图有很大的灵活性，如关键电路布置和引脚的指定等。SoC中模拟电路的设计则没有那么幸运，对于混合信号设计，挑战之一是使电路的模拟部分适合于SoC中分配的区域和外观系数(aspect ratio)。
在SoC选择模拟电路的位置要极其谨慎，一般是在SoC版图规划时完成，最好将高速、单端(single-ended)I/O等噪声最高的数字部分尽量远离模拟电路。此外，还要在模拟电路留出物理区域作为保护环以隔离数字噪声。敏感电路的电源引脚和ESD结构应和噪声较高的部分分离。
接口于模拟电路的时钟需要特别对待，对于高速、高分辨率、模数转换器(ADC)、数模转换器(DAC)或高速串并器(SerDes)尤为重要。相比数字SoC中的通用时钟，模拟电路时钟必须具有极低的抖动，同时极其准确，例如直接从晶体振荡器中引出，引向模拟电路的连线要很短，然后再连向数字电路。
SoC中的模拟/混合信号布图是一系列艰难的折衷过程，模拟电路通常处于SoC的一角或一边，模拟电路最多有两边暴露到向外连接的焊点，这样即限制了I/O布线灵活性。模拟电路所能使用的焊点数量也很有限，这些焊点能增加成本和封装体积。
SoC一般也包括外部器件，如用电容和电阻使焊点和器件成本降到最低，SoC设计要在电源和地引脚数量以及上述外部器件的连接之间进行折衷。位于SoC一边的模拟电路长而窄，或是为了减少对IC的凸现，或是减小对焊点环的暴露。SoC中处于一角的模拟电路焊点和布局的灵活性更高，但必须要处理好焊点引线电感的影响。

SoC验证
验证需要对两部分进行，电路验证是为确保所需的性能得以完成，物理验证确保GDSII能正确反映所验证的功能。
设计自动化能使多数数字单元正确制作，模拟电路的验证需要应用和实现专家的详尽仿真。数字部分仿真是在门一级，而模拟则在晶体管和原始无源器件一级。由于混合模式仿真可行，其有效操作已成为一高度技巧的设计技术。混合模式SoC中典型电路的验证包括将模拟“数字化”为Verilog或VHDL，这样可验证已知的功能，但遗漏了模拟电路之间的相互作用、一些特性和细节。
以前通常使用的验证方法是所谓的“黑盒子”，首先假定设计者模拟电路版图是正确的，数字设计者按数字设计规则将模拟电路的物理布局作为一黑盒子嵌入SoC设计。在SoC级运行设计规则检查(DRC)，版图相对于电路图的检查仅仅验证到模拟电路的引脚级。这种方法尽管可以节约时间和验证成本，但风险很大，因为如果在模拟布图时有数据传输的错误或数字布线时出错误，在生产掩膜前不能被事先发现。在现代深亚微米工艺中，一套掩膜价值高达50万美元，有错误的设计会导致极大浪费，更重要的是，最终混合信号产品的发布时间延误很多，错过难得的市场机遇。
现在的方法是在SoC级完全验证模拟物理布局，这也有挑战，他们以另外的形式出现，如版图提取、Verilog模型，cdl网表和时序.tlf文件来允许设计验证和时序的封闭性，以及对模拟和数字布图方法学的改变以便用数字工具进行物理验证。对方法学的改变包括：引脚位置和命名规则；在布图数据库中增加若干层帮助数字工具识别电阻、电容和电感等模拟元件；更改数字LVS检查板(deck)来辨认模拟元件；在SoC集成之前运行模拟电路上的数字DRC和LVS检查。

测试设计
SoC测试验证始终是设计者面对的挑战，因此也继续推动SoC设计和模拟电路本身的发展。较大的数字SoC的测试已发展相当成熟，但对于检查模拟参数则是另外一回事。对于数字芯片，有一种扫描技术，串行方式对所有内部寄存器和触发器设置“1”或“0”，对几乎所有数字电路进行快速检错。相比之下，模拟部分需要模拟激励和模拟测量以确保IC工作正常。如果没有特制的探针卡，在圆片检测时，许多模拟电路都不可能充分测试。在封装测试阶段，由于引线电感，使用插孔可影响性能。
另一种可能的验证模拟电路的途径是使用片上测量技术，可通过一数字端口进行数字化测量，测试即可在一数字测试仪进行。缺点是，在完全集成时激励产生和测试增加相当多的设计时间、成本，并对性能和面积有不利影响。
混合信号SoC测试最常用的方法是通过测试总线进入到模拟电路的输入、输出端和关键节点，避开其余的数字电路，独立验证模拟电路。测试总线的引脚通常是和IC的功能引脚共用，因此焊点的费用不受影响。测试总线控制是通过一串行控制接口完成，这种方法的缺点是需要混合信号测试仪，而一般是在封装级可能要采用无插孔测试技术。
所有这两种方法的潜在缺点是模拟电路通常不和数字部分联合测试，两者之间的相互作用并未得到验证。优点是，一旦设计在样品阶段测试验证后，这种影响就很少发生。

混合信号SoC
典型的SerDes应用包括数据通信交换机和路由器SoC，以及支持高速背板接口的SoC，它们一般具有多个(4，16，32或许64)SerDes 宏单元，其它接口标准和数十万个甚至数百万个数字逻辑门。
SerDes 宏单元被认为主要是模拟的，能够处理串行数据，范围是500MHz~3.125GHz。每一种宏单元从具有不同时钟源的外部源收取串行数据，然后恢复数据和时钟，送到SoC数字模块作为SoC时钟域的同步并行字。此外，它还可以从片上提取数据，经格式化以串行数据发送到外部接收器。
对于SerDes，关键在于要在强噪声环境下处理高速率数据，同时还要在发射端和接收端维持低误码率(bit error rate)(10-12)，噪声主要来自于片上数字电路以及其它SerDes 宏单元。从电路设计的角度考虑，宏单元的高速前端可典型设计为全差分结构，抑制电源噪声和接地反弹噪声，消除衬底耦合，维持低的时序抖动。也可采用另外架构，如常用的数字和混合时钟恢复环，降低附近其它不是同一时钟速率的SerDes之间的耦合。
采用一外电阻调节所有宏单元中的偏置电流，可非常明显地减小功耗的变化。该设计方案中的SerDes通常提供SoC时钟源，在典型的数字电路，时钟抖动5%都不会带来问题，然而对于模拟电路，不应超过0.5%。
该模拟部分的布图非常关键，SerDes通常位于SoC的一边，以降低引线电感并使时钟和数字电路隔离。每一个宏单元可带有自己独立的电源和地，其中的关键电路通常位于芯片边缘很近处，可使其与数字噪声进一步隔离。对于应用在宏单元高速I/O中的数字ESD结构布图，需要做一些修改，这主要是要满足保护要求，同时维持足够低电容量以满足GHz速率的信号返回损失指标。
所有SerDes都具有某种形式的自测试，至少有一种回送模式(loop-back)从发射器路由数据回到接收器，并检查发射的数据是否和接收的相同。宏单元也包括一伪随机图形发生器和特征标记寄存器，在回送模式， 测试图形运行一段时间，然后和已知的特征标记对照来测量误码率。
通过故意将信号和时序变坏，其它测试技巧也可包含在宏单元内，用来检查电路中的信噪比容限。测试的复杂程度取决于所用的测试仪和应用要求，需要综合考虑的是在设计、复杂性、芯片面积、成本与使用混合信号测试仪或降低诊断性能之间权衡。
数字SoC的革命已经展开，而模拟部分的拼杀则日趋激烈。标准化实践、过程、流程、方法学和电路设计以及分析技术正成为设计人员手中的有用工具，但成功的机会很大程度上取决于多方面的精通和技巧，需要经验和知识发现不足，以创造性的、完整的方案去弥补和解决。■(麦凯)

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