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| Altera發表低成本Nios II軟核嵌入式處理器 | |||||
| 作者：佚名 文章来源：Altera 点击数： 更新时间：2005-12-17 | |||||
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Nios II系列包括三種軟式CPU核心，一個是針對最大系統性能，一個是為最少邏輯使用量最佳化，還有一個是上述二者間的平衡型；這三種核心都使用同樣的指令集架構（ISA），具有100％二進位碼相容性，因此設計者可根據系統需求改變CPU，而不會影響現有軟體投入。 Nios II系列可用在Altera的Stratix和Cyclone系列FPGA中。用於低成本的Cyclone及Cyclone II FPGA時，適合針對大規模的量產應用；與Stratix和Stratix II系列中的DSP模塊、晶片內記憶體充分搭配時，則可針對高性能之應用；此外，針對Stratix和Stratix II系列的Nios處理器設計，也能夠移植到Altera的HardCopy結構化ASIC，從而降低量產成本。 在其他特色方面，Nios II系列持續使用第一代Nios處理器引入的Avalon交換結構，該結構提供了一組預先定義的訊號類型，可用以連接60多個周邊，包括乙太網、USB、記憶體控制器等等。Altera Quartus II開發軟體中的SOPC Builder系統開發工具，可自動產生Avalon交換結構邏輯，包括資料通道複用、位址解碼、等待周期產生、動態匯流排大小、中斷優先順序分配和交換結構傳輸等功能；用戶使用SOPC Builder Import向導精靈，可以很容易將本身的IP模塊及周邊，與Nios II處理器系統的其餘部分整合在一起，並支援所有60個周邊。 Avalon交換結構也提供了靈活的互連路徑，允許多個核心（即CPU和加速器）通過專用通道同時讀寫資料，大幅提升系統傳輸量。因此，在網路通訊中常用的計算迴圈延遲碼的硬體加速器，能夠比軟體處理提高兩個數量級；而處理64KB資料區塊在軟體上需要幾百萬個時鐘周期，用專用指令則只需幾十萬個時鐘周期，用硬體加速器更只要幾萬個時鐘周期。 此外，突破最初Nios處理器只支援5條專用指令，每條每次執行必須有確定的時鐘周期數的限制，此次Nios II處理器可支援最多256個，具有固定或可變時鐘周期操作的用戶定義指令（Custom Instructions），設計者能用這些指令來加速時間要求嚴格的程式碼，在硬體中實現計算量大的演算法，在軟體中則像C語言副程式一般“調用”它們。 Altera也為Nios II提供完善軟體發展套件，包括編譯器、整合開發環境（IDE）、JTAG除錯器、即時操作系統（RTOS）和TCP/IP協定堆疊，如下： ‧Nios II IDE－－Nios II IDE是採用原始碼開放的Eclipse專案，提供完整C/C+軟體發展套件，包括編譯器、專案管理器和建構工具、除錯器，及符合CFI（Common Flash Interface）的Flash編程器；可支援通過JTAG和目標硬體相連，以及Nios II指令集模擬器和Mentor Graphics的ModelSim硬體模擬工具。 ‧MicroC/OS-II RTOS－－MicroC/OS-II RTOS是Micrium免權利金，提供原始碼的作業系統，支援航空電子設備RTCA DO-178B標準的強制要求。 ‧IP TCP/IP協定堆疊－－Lightweight IP TCP/IP協定堆疊提供了Berkeley socket API支援IP，ICMP、UDP和帶擁塞控制的TCP，RTT估算和快速恢復／快速重傳。 Altera的IP業務部副總裁Craig Lytle表示，Nios II符合嵌入式處理器成本走低、佔用空間減少、效能及擴充性則提高的趨勢，搭配Altera的FPGA解決方案，與ARM或MIPS這類主流嵌入式處理器相比，在價格和設計彈性方面均具有優勢。他也提及，目前已有50款產品採用Nios II處理器，其中以消費性電子類居多。 價格和推出時間 具有Altera Stratix和Cyclone FPGA的Nios開發套件將隨Nios II系列處理器和開發工具即刻面市。有效Nios訂單的客戶將自動獲得Nios II處理器和Nios II IDE升級服務；無效訂單的NIOS開發者需支付495美元購買，並具有12個月升級權利。新用戶也能從Altera網站下載評估版Nios II處理器和開發工具。 在Altera FPGA和HardCopy元件中使用Nios II嵌入式處理器不需權利金，OEM應用的ASIC授權則需其他費用。 |
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| 文章录入：fengfeiyi 责任编辑：fengfeiyi | |||||
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