1：自行开发了双精度（64bit）浮点加减法IP，5级流水线，占用1300左右的ALUts，速度为100M

2：基于Altera的免费整数除法megafunction，自行开发了双精度（64bit）除法IP，22级流水线，精度为小数点后10位，速度为25M，占用4000左右的ALUts

3：如果降低除法精度，我们有一个快速除法功能，则可以达到100M，占用2000左右的ALUts；

4：乘法用的是alt_fpmult，速度为100m；

5：另外还有一些浮转整，整转浮，基本上可以构成一个浮点算数库了；

6：以上均为ep2s60es-5芯片上的测试结果，并且完全符合IEEE754标准，同时支持相应的单精度功能，扩展精度暂不支持。

不过Altera已经在Q5.0中推出了免费的浮点运算加减法，再加上以前的乘法，基本上也够用了，可怜我们大半年的工作啊，为此我郁闷了很久阿，

不过我认为在FPGA运算这块，由于国内从事这方面工作的人相对较少，实际上我们最宝贵的东西还是内部流水线的设计和时序方面的经验，至于用哪个IP倒是无所谓的事情，即使使用免费的IP，恐怕一时半会儿也难上手。